Thực thi và đánh giá mạng trên chip sử dụng công cụ Synopsys
Email tác giả liên hệ:
khoapv@hcmute.edu.vnDOI:
https://doi.org/10.54644/jte.65.2021.133Từ khóa:
mạng trên chip, chuyển mạch gói, mô hình lưới, công nghệ CMOS 90nm, công suất tiêu thụTóm tắt
Mạng trên chip (network on chip - NoC) được xem là giải pháp hiệu quả trong hệ thống đa lõi thay thế cho các kiến trúc bus truyền thống. Trong bài báo này, hoạt động của một hệ thống trên chip ứng dụng khái niệm mạng trên chip được minh họa một cách hoàn chỉnh. Kiến trúc bộ định tuyến sử dụng cơ chế chuyển mạch gói, các giao diện giao tiếp mạng cũng như các thành phần lõi được thiết kế và thực thi sử dụng nền tảng phần cứng FPGA. Thêm vào đó, một giao diện đồ họa giao tiếp với người dùng được cung cấp nhằm để giám sát tình trạng hoạt động của mạng từ bên ngoài. Các kết quả về mặt thời gian, và công suất tiêu thụ của thiết kế được tổng hợp và phân tích với công cụ Design Compiler và công nghệ CMOS 90nm.
Tải xuống: 0
Tài liệu tham khảo
Maurizio Palesi; etc., “Network-on-chip architectures and design methodologies,” Microprocessors and Microsystems, vol. 35, iss. 2, 2011. DOI: https://doi.org/10.1016/j.micpro.2011.01.002
Manoj Singh Gaur, etc. “Network-on-chip: Current issues and challenges,” 19th International Symposium on VLSI Design and Test, India, 2015.
Ahmed Ben Achballah, etc. “A Survey of Network-On-Chip Tools,” International Journal of Advanced Computer Science and Applications, vol. 4, no. 9, 2013. DOI: https://doi.org/10.14569/IJACSA.2013.040910
E. Salminen, etc. “Overview of bus-based system-on-chip interconnections,” IEEE International Symposium on Circuits and Systems. Proceedings, USA, 2002.
Manel Langar; etc. “Design and implementation of an enhanced on chip mesh router,” IEEE 12th International Multi-Conference on Systems, Signals & Devices, Tunisia, 2015. DOI: https://doi.org/10.1109/SSD.2015.7348104
S Swapna; etc. “Design and analysis of five port router for network on chip,” Asia Pacific Conference on Postgraduate Research in Microelectronics and Electronics, India, 2012. DOI: https://doi.org/10.1109/PrimeAsia.2012.6458626
Saad Mubeen; etc. “Designing Efficient Source Routing for Mesh Topology Network on Chip Platforms”, 13th Euromicro Conference on Digital System Design: Architectures, Methods and Tools, France, 2010. DOI: https://doi.org/10.1109/DSD.2010.57
Luca Benini; etc. “Network-on-chip architectures and design methods”, IEE Proceedings - Computers and Digital Techniques, vol. 152, iss. 2, pp. 261, 2005. DOI: https://doi.org/10.1049/ip-cdt:20045100
Phạm Đăng Lâm, Phạm Văn Khoa, etc. “Impact of structural design parameters on on-chip network latency,” Journal of Science and Technology, vol. 4, no. 4, 2014.
Seyyed Amir Asghari, etc. “Designing and implementation of a network on chip router based on handshaking communication mechanism,” 14th International CSI Computer Conference, Iran, 2009. DOI: https://doi.org/10.1109/CSICC.2009.5349425
Maurizio Palesi; etc. “Routing Algorithms in Networks-on-chip,” Springer, 2013. DOI: https://doi.org/10.1007/978-1-4614-8274-1
Altera. Introduction to the Quartus® II Software. Altera: Version 10.0, 2010.
Himanshu Bhatnagar, “Advanced Asic Chip Synthesis Using Synopsys Design Compiler Physical Compiler and PrimeTime,” Kluweracademic Publishers, 2002.
Eli Lyons; etc. “Full-custom design project for digital VLSI and IC design courses using synopsys generic 90nm CMOS library,” IEEE International Conference on Microelectronic Systems Education, USA, 2009. DOI: https://doi.org/10.1109/MSE.2009.5270834
Sridhar Gangadharan; etc. “Constraining Designs for Synthesis and Timing Analysis,” Spinger, 2013. DOI: https://doi.org/10.1007/978-1-4614-3269-2
Tải xuống
Đã Xuất bản
Cách trích dẫn
Số
Chuyên mục
Categories
Giấy phép
Tác phẩm này được cấp phép theo Giấy phép quốc tế Creative Commons Attribution-NonCommercial 4.0 .
Bản quyền thuộc về JTE.
