Phương pháp mô hình hóa điện trở dây trong mảng vi điện trở nhớ ứng dụng trong mạng nơ-ron nhân tạo
Email tác giả liên hệ:
sontn@hcmute.edu.vnTừ khóa:
Vi điện trở nhớ, Mảng vi điện trở nhớ, Điện trở dây, Mạng nơ-ronTóm tắt
Mảng vi điện trở nhớ được ứng dụng nhiều để thực thi các mạng nơ-ron nhân tạo. Một trong các yếu tố ảnh hưởng đến hiệu năng của mảng vi điện trở nhớ là điện trở dây kim loại. Thông thường, điện trở dây kim loại được mô hình hóa bằng các điện trở có giá trị nhỏ nằm giữa các giao điểm. Phương pháp mô hình hóa này làm cho số lượng phần tử mạch tăng gấp 3 lần khi xét đến sự có mặt của các điện trở dây và gây khó khăn cho quá trình phân tích và mô phỏng mạch. Trong bài báo này, tác giả đề xuất phương pháp mô hình hóa điện trở dây sử dụng điện trở tương đương. Điện trở tương đương được xác định bằng cách sử dụng phương pháp xếp chồng khi phân tích mạch. Phương pháp đề xuất cho sai lệch chỉ 1.7% khi điện trở dây thay đổi từ 0.5 đến 2.5 Ω so với phương pháp thông thường. Số lượng phần tử mạch trong phương pháp đề xuất giảm đi 1/3 lần so với phương pháp thông thường, góp phần làm cho quá trình phân tích và mô phỏng mạch nhanh hơn. Cụ thể, sử dụng phương pháp mô hình hóa điện trở dây bằng điện trở tương đương chỉ mất 11.7 giây để phân tích mô phỏng mạch bằng phần mềm Candence Spectre, trong khi phương pháp thông thường mất 108.92 giây, khi sử dụng cùng phần mềm phân tích và mô phỏng mạch. Phương pháp được đề xuất cho phép mô phỏng các mảng vi điện trở nhớ kích thước lớn hơn mà phương pháp thông thường mất nhiều thời gian để phân tích và mô phỏng.
Tải xuống: 0
Tài liệu tham khảo
L. O. Chua, “Memristor – the missing circuit element”, IEEE Trans. Circuit Theory, vol. CT-18, no. 5, pp. 507-519, Sep. 1971.
D. B. Strukov, G. S. Sinder, D. R. Stewart, and R. S. Williams, “The missing memristor found,” Nature, vol. 453, pp. 80-83, May 2008.
S. H. Jo, T. Chang, I. Ebong, B. B. Bhadviya, P. Mazumder, and W. Lu, “Nanoscale memristor device as synapse in neuromorphic systems”, Nano Letters, vol. 10, no. 4, pp. 1297-1301, Mar. 2010.
R. S. Williams, “How we found the missing memristor”, IEEE Spectrum, vol. 45, iss. 12, pp. 28-35, Dec. 2008.
S. N. Truong and K. S. Min “New memristor-based crossbar array architecture with 50-% area reduction and 48-% power saving for matrix-vector multiplication of analog neuromorphic computing”, Journal of Semiconductor Technology and Science, vol. 14, no. 3, pp. 356-363, Jun. 2014
S. Y. Sun, H. Xu, J. Li, Q. Li, and H. Liu, “Cascaded Architecture for Memristor Crossbar Array Based Larger-Scale Neuromorphic Computing”, IEEE Access, vol. 7, pp. 61679-61688, May 2019
J. Liang and H. -. P. Wong, “Cross-Point Memory Array Without Cell Selectors—Device Characteristics and Data Storage Pattern Dependencies”, in IEEE Transactions on Electron Devices, vol. 57, no. 10, pp. 2531-2538, Oct. 2010.
E. Linn, R. Rosezin, C. Kügeler, and R. Waser, “Complementary resistive switches for passive nanocrossbar memories”, Nature Materials, vol. 9, pp. 403-406, 2010.
S. H. Shin, S. D. Byeon, J. S. Song, S. N. Truong, H. S. Mo, D. J. Kim, and K. S. Min, “Dynamic reference scheme with improved read voltage margin for compensating cell-position and back ground-pattern dependencies in pure memristor array”, Journal of Semiconductor Technology and Science, vol.15, No.6, Dec. 2015.
A. Adeyemo, A. Jabir, J. Mathew, “Minimising Impact of Wire Resistance in Low-Power Crossbar Array Write Scheme”, Journal of Low Power Electronics, vol. 13, pp. 649-660, 2017
A. Levisse, P. Royer, B. Giraud, J. P. Noel, M. Moreau, J. M. Portal, “Architecture, design and technology guidelines for crosspoint memories”, IEEE/ACM International Symposium on Nanoscale Architectures (NANOARCH), 2017.
S. N. Truong, “Compensating Circuit to Reduce the Impact of Wire Resistance in a Memristor Crossbar-Based Perceptron Neural Network”, Micromachines, vol. 10, no. 671, 2019
P. Y. Chen, X. Peng, S. Yu, “NeuroSim: A Circuit-Level Macro Model for Benchmarking Neuro-Inspired Architectures in Online Learning”, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 13, pp. 3067-3080, 2018
Virtuoso Spectre Circuit Simulator User Guide, Cadence, San Jose, CA, USA, 2004
S. J. Ham, H. S. Mo, and K. S. Min, “Low-power VDD/3 write scheme with inversion coding circuit for complementary memristor array”, IEEE Trans. Nanotechnology, vol. 12, no. 5, pp. 851-857, Sep. 2013.
S. N. Truong, K. V. Pham, W. S. Yang, H. Shin, K. Pedrotti, K. S. Min, “New pulse amplitude modulation for fine tuning of memristor synapses”, Microelectronic Jounal, vol. 55, pp. 162-168, Aug. 2016.
J. Liang, H. S. P. Wong, “Cross-point memristor array without cell selector — device characteristics and data storage pattern dependencies”, IEEE Trans. Electron. Device, vol. 57, no. 10, pp. 2531-2538, 2010.
ITRS, International Technology Roadmap for Semiconductors, 2007.
Tải xuống
Đã Xuất bản
Cách trích dẫn
Số
Chuyên mục
Categories
Giấy phép
Tác phẩm này được cấp phép theo Giấy phép quốc tế Creative Commons Attribution-NonCommercial 4.0 .
Bản quyền thuộc về JTE.


