Tối ưu hóa kiến trúc phần cứng bộ tạo ma trận cho hệ thống lọc biên ảnh tốc độ cao trên FPGA
Email tác giả liên hệ:
tapchikhgkdt@hcmute.edu.vnTừ khóa:
xử lý ảnh tốc độ cao, lọc biên ảnh, FPGATóm tắt
Bài báo này trình bày phương pháp tối ưu phần cứng của bộ tạo ma trận nhằm thực hiện các khối xử lý ảnh tốc độ cao trên nền FPGA. Phương pháp này dựa vào cách bố trí các khối chức năng của FPGA để tối ưu hệ thống xử lý ảnh đáp ứng tốc độ xử lý dữ liệu thời gian thực. Bộ tạo ma trận sau khi được tối ưu đã được sử dụng trong hệ thống lọc biên ảnh tốc độ cao theo phương pháp Canny và trên chip FPGA giá rẻ.
Tải xuống: 0
Tài liệu tham khảo
Altera, Cyclone II Device Handbook, 2008.
Altera, Cyclone III Device Handbook, 2012.
Altera, Cyclone IV Device Handbook, 2014.
Xilinx, Spartan-3 Generation FPGA User Guide, 2011.
Xilinx, Spartan-6 FPGA Configurable Logic Block, 2012.
J. CANNY, “A computational approach to edge detection,” IEEE TRANSACTIONS ON PATTERN ANALYSIS AND MACHINE INTELLIGENCE, vol. VOL. PAMI-8, pp. 679–698, 1986.
Tải xuống
Đã Xuất bản
Cách trích dẫn
Giấy phép
Tác phẩm này được cấp phép theo Giấy phép quốc tế Creative Commons Attribution-NonCommercial 4.0 .
Bản quyền thuộc về JTE.
